Quartus+ModelSim——手动仿真

1 新建文件夹存放仿真文件

2 打开ModelSim

双击图标

打开如下界面

3 建立ModelSim工程

3.1 修改目录

路径为刚才新建的tb文件夹。

3.2 新建工程

3.3 添加已有Verilog设计文件

3.4 建立TestBench 仿真文件

关闭上图界面，发现我们的工程中有以下两个文件，

4 编写TestBench文件并编译

`timescale 1ns/1ns

module not_gate_tb();

//Reg define
reg    sys_clk;
reg    sys_rst_n;

reg    A;

//Wire define

wire     Y;

initial begin
    sys_clk =1'b0;
    sys_rst_n=1'b0;

    A    =1'b0;

    #200
    sys_rst_n=1'b1;

    A    =1'b1;

    #200
    A    =1'b0;

    #200
    A    =1'b1;

end

always #10 sys_clk=~sys_clk;

not_gate    u_not_gate(
    .A    (A),
    .Y    (Y)
);

endmodule
 

或者

选择编译全部，编译成功界面如下图所示，若出现错误，修稿tb文件，需要保存后再编译。

5 仿真

点击OK后会出现下图界面，若有不同，点击标签切换即可，无用的界面可关掉。若不小心关掉Wave界面，可点击View>Wave，再次显现，此时Wave中无信号。

添加波形，在Wave波形中出现信号A,Y。

可结合TestBench自行修改仿真长度。

仿真结果如图所示，Y=~A。