Verilog简介

Verilog是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

数字电路设计者利用这种语言，可以从顶层到底层逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后利用电子设计自动化（ EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下来，再用专用集成电路ASIC或FPGA自动布局布线工具，把网表转换为要实现的具体电路结构。

Verilog语言最初是于1983年由Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。由于他们的模拟、仿真器产品的广泛使用， Verilog HDL作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中， Verilog HDL语言于1990年被推向公众领域。 Verilog语言于1995年成为IEEE标准，称为IEEE Std1364－ 1995，也就是通常所说的Verilog-95。

设计人员在使用Verilog-95的过程中发现了一些可改进之处。为了解决用户在使用此版本Verilog过程中反映的问题， Verilog进行了修正和扩展，这个扩展后的版本后来成为了电气电子工程师学会Std1364-2001标准，即通常所说的Verilog-2001。 Verilog-2001是对Verilog-95的一个重大改进版本，它具备一些新的实用功能，例如敏感列表、多维数组、生成语句块、命名端口连接等。目前， Verilog-2001是Verilog的最主流版本，被大多数商业电子设计自动化软件支持。